
`timescale 1ns / 1ps

module uPC(
	clk,
	i_data,
	i_cin,
	o_data
);

parameter DATA_WIDTH	= 12;

input clk;
input i_cin;

input 	[DATA_WIDTH-1:0]	i_data;

output 	[DATA_WIDTH-1:0]	o_data;
reg 		[DATA_WIDTH-1:0]	o_data;

always@( posedge clk )
begin
	o_data <= i_data + i_cin;
end

endmodule
